Pakiet: yosys-abc (0.52-1)

[ Pakiet źródłowy: yosys  ]

Sequential Logic Synthesis and Verification Algorithms

ABC is a system for synthesis and verification of binary sequential logic circuits appearing in synchronous hardware designs. It combines scalable logic optimization based on And-Inverter Graphs (AIGs), optimal-delay DAG-based technology mapping for look-up tables and standard cells, and innovative algorithms for sequential synthesis and verification.

This is a fork of berkeley-abc maintained by the YosysHQ team for use in the yosys RTL synthesis framework.

Inne pakiety związane z yosys-abc

• dep: libbz2-1.0

  Wysokiej jakości biblioteka kompresji plików - wersja uruchomieniowa

• dep: libc6 (>= 2.38)

  Biblioteka GNU C: biblioteki współdzielone
  również pakiet wirtualny udostępniany przez libc6-udeb

• dep: libreadline8t64 (>= 6.0)

  Biblioteki GNU readline i history, wersje uruchomieniowe

• dep: libstdc++6 (>= 13.1)

  Standardowa biblioteka GNU C++, wersja 3

• dep: zlib1g (>= 1:1.1.4)

  Biblioteka kompresyjna - pliki wykonawcze

Pobieranie yosys-abc

Pobierz dla wszystkich dostępnych architektur

Architektura	Rozmiar pakietu	Rozmiar po instalacji	Pliki
arm64	4 271,4 KiB	12 054,0 KiB	[lista plików]