Package: verilator (5.024-1 and others)

[ Source: verilator  ]

simulatore Verilog veloce e libero

Verilator è il più veloce simulatore libero di Verilog HDL e batte molti simulatori commerciali. Compila Verilog sintetizzabile (non codice per benchtest!), più alcune dichiarazioni PSL, SystemVerilog e Synthesis in codice C++ o SystemC. È progettato per vasti progetti in cui prestazioni veloci di simulazione sono di primaria importanza ed è specialmente adatto per generare modelli eseguibili di CPU per gruppi di progettazione di software embedded.

Tags: Field: Electronics, Implemented in: C++, implemented-in::perl, interface::commandline, Role: Program, Purpose: Simulating

Other Packages Related to verilator

• dep: libjs-sphinxdoc (>= 7.4)

  supporto JavaScript per la documentazione di Sphinx

• dep: perl

  "Practical Extraction and Report Language" di Larry Wall

• dep: python3

  linguaggio interattivo di alto livello orientato agli oggetti (versione python3 predefinita)

• dep: sphinx-rtd-theme-common (>= 2.0.0+dfsg)

  tema sphinx da readthedocs.org (file comuni)

• rec: libsystemc-dev

  file di sviluppo per la libreria SystemC

• sug: gtkwave

  visualizzatore per file di forma d'onda VCD (Value Change Dump)

Download verilator

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Architecture	Version	Package Size	Installed Size	Files
i386	5.024-1+b2	1,405.4 kB	4,191.0 kB	[list of files]