Pakiet: verilator (5.024-1 i inne)

[ Pakiet źródłowy: verilator  ]

fast free Verilog simulator

Verilator is the fastest free Verilog HDL simulator, and beats many commercial simulators. It compiles synthesizable Verilog (not test-bench code!), plus some PSL, SystemVerilog and Synthesis assertions into C++ or SystemC code. It is designed for large projects where fast simulation performance is of primary concern, and is especially well suited to generate executable models of CPUs for embedded software design teams.

Znaczniki: Dziedzina: Elektronika, Zaimplementowane w: C++, implemented-in::perl, interface::commandline, Rola: Program, Przeznaczenie: Symulowanie

Inne pakiety związane z verilator

• dep: libjs-sphinxdoc (>= 7.4)

  JavaScript support for Sphinx documentation

• dep: perl

  praktyczny język ekstrakcji i raportowania Larry'ego Walla

• dep: python3

  Interaktywny, wysokopoziomowy i obiektowy język programowania (domyślna wersja Python 3)

• dep: sphinx-rtd-theme-common (>= 2.0.0+dfsg)

  sphinx theme from readthedocs.org (common files)

• rec: libsystemc-dev

  Development files for SystemC library

• sug: gtkwave

  Przeglądarka do plików przebiegów VCD (Value Change Dump)

Pobieranie verilator

Pobierz dla wszystkich dostępnych architektur

Architektura	Wersja	Rozmiar pakietu	Rozmiar po instalacji	Pliki
i386	5.024-1+b2	1 405,4 KiB	4 191,0 KiB	[lista plików]