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Sequential Logic Synthesis and Verification Algorithms

ABC is a system for synthesis and verification of binary sequential logic circuits appearing in synchronous hardware designs. It combines scalable logic optimization based on And-Inverter Graphs (AIGs), optimal-delay DAG-based technology mapping for look-up tables and standard cells, and innovative algorithms for sequential synthesis and verification.

This is a fork of berkeley-abc maintained by the YosysHQ team for use in the yosys RTL synthesis framework.

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loong64 (非官方移植版) 0.51-1 4,225.9 kB12,035.0 kB [文件列表]
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x32 (非官方移植版) 0.33-6 5,347.4 kB14,605.0 kB [文件列表]