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Paquet : yosys-abc (0.33-5 et autres)

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Sequential Logic Synthesis and Verification Algorithms

ABC is a system for synthesis and verification of binary sequential logic circuits appearing in synchronous hardware designs. It combines scalable logic optimization based on And-Inverter Graphs (AIGs), optimal-delay DAG-based technology mapping for look-up tables and standard cells, and innovative algorithms for sequential synthesis and verification.

This is a fork of berkeley-abc maintained by the YosysHQ team for use in the yosys RTL synthesis framework.

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Architecture Version Taille du paquet Espace occupé une fois installé Fichiers
alpha (portage non officiel) 0.33-5+b2 5 056,0 ko17 179,0 ko [liste des fichiers]
amd64 0.33-5+b2 5 315,4 ko14 688,0 ko [liste des fichiers]
arm64 0.33-5+b3 4 784,9 ko14 569,0 ko [liste des fichiers]
armel 0.33-5+b2 4 564,0 ko13 830,0 ko [liste des fichiers]
armhf 0.33-5+b2 4 726,5 ko10 542,0 ko [liste des fichiers]
i386 0.33-5+b2 5 544,8 ko16 397,0 ko [liste des fichiers]
m68k (portage non officiel) 0.33-5+b2 5 145,3 ko15 917,0 ko [liste des fichiers]
mips64el 0.33-5+b2 4 868,0 ko18 271,0 ko [liste des fichiers]
ppc64el 0.33-5+b2 5 526,4 ko18 473,0 ko [liste des fichiers]
riscv64 0.33-5+b3 5 446,0 ko13 108,0 ko [liste des fichiers]
sh4 (portage non officiel) 0.33-5+b2 5 847,3 ko13 853,0 ko [liste des fichiers]
x32 (portage non officiel) 0.33-5+b2 5 312,8 ko14 410,0 ko [liste des fichiers]