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Paquet : yosys-abc (0.52-1 et autres)

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Sequential Logic Synthesis and Verification Algorithms

ABC is a system for synthesis and verification of binary sequential logic circuits appearing in synchronous hardware designs. It combines scalable logic optimization based on And-Inverter Graphs (AIGs), optimal-delay DAG-based technology mapping for look-up tables and standard cells, and innovative algorithms for sequential synthesis and verification.

This is a fork of berkeley-abc maintained by the YosysHQ team for use in the yosys RTL synthesis framework.

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Architecture Version Taille du paquet Espace occupé une fois installé Fichiers
alpha (portage non officiel) 0.52-1 4 581,5 ko14 403,0 ko [liste des fichiers]
amd64 0.52-1 4 828,4 ko12 925,0 ko [liste des fichiers]
arm64 0.52-1 4 271,4 ko12 054,0 ko [liste des fichiers]
armel 0.52-1 4 085,1 ko11 854,0 ko [liste des fichiers]
armhf 0.52-1 4 253,4 ko8 910,0 ko [liste des fichiers]
i386 0.52-1 4 902,5 ko13 881,0 ko [liste des fichiers]
loong64 (portage non officiel) 0.52-1 4 555,1 ko13 077,0 ko [liste des fichiers]
m68k (portage non officiel) 0.52-1 4 523,9 ko13 240,0 ko [liste des fichiers]
mips64el 0.52-1 4 413,2 ko15 073,0 ko [liste des fichiers]
ppc64el 0.52-1 4 906,4 ko15 382,0 ko [liste des fichiers]
riscv64 0.52-1 4 798,1 ko10 774,0 ko [liste des fichiers]
sh4 (portage non officiel) 0.33-6 5 831,5 ko13 788,0 ko [liste des fichiers]
x32 (portage non officiel) 0.52-1 4 816,3 ko12 689,0 ko [liste des fichiers]