Paket: yosys-doc (0.33-6~exp3)

[ Kaynak: yosys  ]

Deneysel paket

Uyarı: Bu paket deneysel dağıtımdan geliyor. Bu, paketin kararsız veya hatalı olabileceği hatta veri kaybına sebep olabileceği anlamına gelmektedir. Lütfen kullanmadan önce değişim günlüğüne ve muhtemel diğer belgelendirmeye danıştığınızdan emin olun.

Framework for Verilog RTL synthesis (documentation)

Yosys is a framework for Verilog RTL synthesis. It currently has extensive Verilog-2005 support and provides a basic set of synthesis algorithms for various application domains.

Yosys can be adapted to perform any synthesis job by combining the existing passes (algorithms) using synthesis scripts and adding additional passes as needed by extending the yosys C++ code base.

This package contains the manual.

yosys-doc ile İlgili Diğer Paketler

• sug: yosys

  Framework for Verilog RTL synthesis

yosys-doc indir

Tüm mevcut mimariler için indir

Mimari	Paket Boyutu	Kurulu Boyut	Dosyalar
all	1.829,8 kB	2.485,0 kB	[dosya listesi]