Пакунок: verilator (4.038-1)

[ Source: verilator  ]

fast free Verilog simulator

Verilator is the fastest free Verilog HDL simulator, and beats many commercial simulators. It compiles synthesizable Verilog (not test-bench code!), plus some PSL, SystemVerilog and Synthesis assertions into C++ or SystemC code. It is designed for large projects where fast simulation performance is of primary concern, and is especially well suited to generate executable models of CPUs for embedded software design teams.

Tags: Field: Електроніка, Implemented in: C++, implemented-in::perl, interface::commandline, Role: Program, Purpose: Simulating

Інші пакунки пов'язані з verilator

• dep: libc6 (>= 2.29)

  Бібліотека GNU C: спільні бібліотеки
  also a virtual package provided by libc6-udeb

• rec: libsystemc-dev

  Development files for SystemC library

• sug: gtkwave

  VCD (Value Change Dump) file waveform viewer

Завантажити verilator

Завантаження для всіх доступних архітектур

Архітектура	Розмір пакунка	Розмір після встановлення	Файли
amd64	4,617.4 kB	20,379.0 kB	[список файлів]