Paket: verilator (4.038-1)

[ Quellcode: verilator  ]

fast free Verilog simulator

Verilator is the fastest free Verilog HDL simulator, and beats many commercial simulators. It compiles synthesizable Verilog (not test-bench code!), plus some PSL, SystemVerilog and Synthesis assertions into C++ or SystemC code. It is designed for large projects where fast simulation performance is of primary concern, and is especially well suited to generate executable models of CPUs for embedded software design teams.

Markierungen: Feld: Elektronik, Implementiert in: C++, implemented-in::perl, interface::commandline, Rolle: Programm, Zweck: Simulierung

Andere Pakete mit Bezug zu verilator

• dep: libc6 (>= 2.29)

  GNU-C-Bibliothek: Laufzeitbibliotheken
  auch ein virtuelles Paket, bereitgestellt durch libc6-udeb

• rec: libsystemc-dev

  Development files for SystemC library

• sug: gtkwave

  Signalform-Betrachter für VCD-Dateien (Value Change Dump)

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Download für alle verfügbaren Architekturen

Architektur	Paketgröße	Größe (installiert)	Dateien
amd64	4.617,4 kB	20.379,0 kB	[Liste der Dateien]