Пакет: verilator (4.038-1) [debports]

[ Источник:  ]

fast free Verilog simulator

Verilator is the fastest free Verilog HDL simulator, and beats many commercial simulators. It compiles synthesizable Verilog (not test-bench code!), plus some PSL, SystemVerilog and Synthesis assertions into C++ or SystemC code. It is designed for large projects where fast simulation performance is of primary concern, and is especially well suited to generate executable models of CPUs for embedded software design teams.

Другие пакеты, относящиеся к verilator

• dep: libc6 (>= 2.31)

  библиотека GNU C: динамически подключаемые библиотеки
  также виртуальный пакет, предоставляемый libc6-udeb

• rec: libsystemc-dev

  Development files for SystemC library

• sug: gtkwave

  программа просмотра файлов VCD (дампа изменения значения)

Загрузка verilator

Загрузить для всех доступных архитектур

Архитектура	Размер пакета	В установленном виде	Файлы
sh4 (неофициальный перенос)	3 654,3 Кб	14 478,0 Кб	[список файлов]