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套件：yosys（0.33-6~exp3 以及其他的）

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試製（Experimental）套件

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Framework for Verilog RTL synthesis

This is a framework for Verilog RTL synthesis. It currently has extensive Verilog-2005 support and provides a basic set of synthesis algorithms for various application domains.

Yosys can be adapted to perform any synthesis job by combining the existing passes (algorithms) using synthesis scripts and adding additional passes as needed by extending the yosys C++ code base.

其他與 yosys 有關的套件

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下載可用於所有硬體架構的
硬體架構 版本 套件大小 安裝後大小 檔案
alpha （非官方移植版） 0.33-6~exp2 2，874。0 kB15，082。0 kB [檔案列表]
amd64 0.33-6~exp3 3，016。6 kB12，669。0 kB [檔案列表]
arm64 0.33-6~exp3 2，647。5 kB12，429。0 kB [檔案列表]
armel 0.33-6~exp3 2，716。3 kB12，244。0 kB [檔案列表]
armhf 0.33-6~exp3 2，808。4 kB10，280。0 kB [檔案列表]
i386 0.33-6~exp3 3，032。8 kB12，872。0 kB [檔案列表]
mips64el 0.33-6~exp3 2，537。7 kB14，428。0 kB [檔案列表]
ppc64el 0.33-6~exp3 2，761。1 kB13，325。0 kB [檔案列表]
riscv64 0.33-6~exp3 2，928。5 kB11，653。0 kB [檔案列表]