wszystkie opcje
sid  ] [  experimental  ]
[ Pakiet źródłowy: yosys  ]

Pakiet: yosys-abc (0.33-6~exp3)

Odnośniki dla yosys-abc

Screenshot

Zasoby systemu Debian:

Pobieranie pakietu źródłowego yosys:

Opiekunowie:

Zasoby zewnętrzne:

Podobne pakiety:

Pakiet eksperymentalny

Ostrzeżenie: Pakiet pochodzi z dystrybucji eksperymentalnej. Oznacza to, że prawdopodobnie jest niestabilny lub zawiera błędy i może spowodować nawet utratę danych. Przed użyciem pakietu proszę koniecznie zapoznać się z dziennikiem zmian i inną dostępną dokumentacją.

Sequential Logic Synthesis and Verification Algorithms

ABC is a system for synthesis and verification of binary sequential logic circuits appearing in synchronous hardware designs. It combines scalable logic optimization based on And-Inverter Graphs (AIGs), optimal-delay DAG-based technology mapping for look-up tables and standard cells, and innovative algorithms for sequential synthesis and verification.

This is a fork of berkeley-abc maintained by the YosysHQ team for use in the yosys RTL synthesis framework.

Inne pakiety związane z yosys-abc

  • wymaga
  • poleca
  • sugeruje
  • enhances

Pobieranie yosys-abc

Pobierz dla wszystkich dostępnych architektur
Architektura Rozmiar pakietu Rozmiar po instalacji Pliki
armel 4 562,9 KiB13 817,0 KiB [lista plików]