Pakiet: verilator (4.010-1)

[ Pakiet źródłowy: verilator  ]

fast free Verilog simulator

Verilator is the fastest free Verilog HDL simulator, and beats many commercial simulators. It compiles synthesizable Verilog (not test-bench code!), plus some PSL, SystemVerilog and Synthesis assertions into C++ or SystemC code. It is designed for large projects where fast simulation performance is of primary concern, and is especially well suited to generate executable models of CPUs for embedded software design teams.

Znaczniki: Dziedzina: Elektronika, Zaimplementowane w: C++, implemented-in::perl, interface::commandline, Rola: Program, Przeznaczenie: Symulowanie

Inne pakiety związane z verilator

• dep: libc6 (>= 2.14) [amd64]

  Biblioteka GNU C: biblioteki współdzielone
  również pakiet wirtualny udostępniany przez libc6-udeb

  dep: libc6 (>= 2.17) [arm64]

  dep: libc6 (>= 2.28) [armhf, i386]

• dep: libgcc1 (>= 1:3.0) [amd64, arm64]

  Biblioteka wspomagająca GCC

  dep: libgcc1 (>= 1:3.5) [armhf]

  dep: libgcc1 (>= 1:4.2) [i386]

• dep: libstdc++6 (>= 5.2)

  Standardowa biblioteka GNU C++, wersja 3

• rec: libsystemc-dev

  Development files for SystemC library

• sug: gtkwave

  Przeglądarka do plików przebiegów VCD (Value Change Dump)

Pobieranie verilator

Pobierz dla wszystkich dostępnych architektur

Architektura	Rozmiar pakietu	Rozmiar po instalacji	Pliki
amd64	3 465,5 KiB	16 893,0 KiB	[lista plików]
arm64	3 116,5 KiB	16 505,0 KiB	[lista plików]
armhf	2 891,3 KiB	10 574,0 KiB	[lista plików]
i386	3 634,7 KiB	15 056,0 KiB	[lista plików]