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Paquet : yosys (0.33-6~exp3) [debports]

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cadriciel pour la synthèse RTL Verilog

Il s’agit d’un cadriciel pour la synthèse RTL Verilog. Actuellement, il prend en charge de manière importante Verilog-2005 et fournit un ensemble basique d’algorithmes de synthèse pour des domaines d’applications variés.

Yosys peut être adapté pour réaliser tout travail de synthèse en combinant les passages existants (algorithmes) en utilisant des scripts de synthèse et en ajoutant des passages, selon les besoins, en étendant la base codée en C++ de yosys.

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