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[ Paquet source : yosys  ]

Paquet : yosys-abc (0.33-6~exp3)

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Avertissement : ce paquet appartient à la distribution expérimentale. Cela signifie qu'il peut être instable ou bogué et peut éventuellement causer des pertes de données. Assurez-vous de consulter le journal des modifications (changelog) et les autres documentations existantes avant de l'utiliser.

Sequential Logic Synthesis and Verification Algorithms

ABC is a system for synthesis and verification of binary sequential logic circuits appearing in synchronous hardware designs. It combines scalable logic optimization based on And-Inverter Graphs (AIGs), optimal-delay DAG-based technology mapping for look-up tables and standard cells, and innovative algorithms for sequential synthesis and verification.

This is a fork of berkeley-abc maintained by the YosysHQ team for use in the yosys RTL synthesis framework.

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i386 5 570,0 ko16 564,0 ko [liste des fichiers]